Laporan Akhir 2 Modul 2

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

1.  Panel DL 2203C 
2.  Panel DL 2203D 
3.  Panel DL 2203S 
4. Jumper

 

3. Rangkaian Simulasi [Kembali]

Percobaan 2 

T flip-flop dan aplikasinya 

1. Buatlah rangkaian seperti pada gambar 

Hubungkan Output Q dan Q dengan LED H7 & H6. 

Setelah kita merangkai rangkaian tersebut pada panel DL2203D, panel DL2203S, panel DL2203C

4. Prinsip Kerja Rangkaian [Kembali]

kondisi 1, input T(B2) = dont care; PRE(B1) = 1; CLR(B0) = 0. Disini B2 terhubung dengan clock, B1 terhubung dengan S, dan B0 terhubung dengan R.

 Maka output Q = 0; Q; = 1. ini karena pin yang terdapat pada S dan R adalah aktif low, dia akan aktif saat berlogika 0.  pada kondisi ini didapatkan nilai R berlogika 0, maka output atau Q untuk berlogika 0.

kondisi 2,  input T(B2) = dont care; PRE(B1) = 0; CLR(B0) =1.  didapatkan output Q = 1; Q; = 0. ini karena arus yang masuk pada set reset; S = 0; R = 1 dimana set reset merupakan aktif low , set aktif dan akan memaksa nilai Q' untuk bernilai 0 atau saat reset tidak aktif,  memaksa output untuk logika 1. 

Kondisi 3, input T(B2) = dont care; PRE(B1) = 0; CLR(B0) =0. didapatkan output Q = 1; Q; = 1. ini karena pin set reset adalah aktif low, dan output akan berlogika 1. akan terjadi kondisi terlarang .

 Kondisi 4, input T(B2) = clock; PRE(B1) = 1; CLR(B0) =1. akan didapatkan output Q = toggle; Q; = toggle. ini karena output yang didapatkan akan berkebalikan selalu

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

7. Link Download [Kembali]

Download HTML

Download Rangkaian

Download vidio Rangkaian

Download Datasheet AND

Download Datasheet NOT

Download Datasheet OR

Download Datasheet NAND

Download Datasheet NOR

Download Datasheet XOR

Download Datasheet XNOR

Download Datasheet SPDT

Laporan Akhir 1 Modul 2

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

1.  Panel DL 2203C 
2.  Panel DL 2203D 
3.  Panel DL 2203S 
4. Jumper

 

3. Rangkaian Simulasi [Kembali]

Percobaan 1 

J-K flip flop dan D flip flop 

1. Buatlah rangkaian seperti pada gambar berikut.

 panel DL2203D, panel DL2203S, panel DL2203C

4. Prinsip Kerja Rangkaian [Kembali]

Pada kondisi awal, kita tahu B0 = 0 ; B1 = 1 ; B2 = B3 = B4 = B5 = B6 = Dont care . Output JK Flip-Flop adalah Q = 0 ; Q' = 1, . Kaki B0 dan B1 terhubung ke S, yang keduanya aktif rendah, jadi reset akan aktif dan memaksa output Q untuk bernilai 0. Untuk output D Flip-Flop, juga, karena aktif rendah, set reset harus bernilai 0 untuk mengaktifkannya. Riset memaksa output bernilai 0 karena dia aktif.

Dalam kondisi 2, ketika B0 = 1; B1 = 0; B2 = B3 = B4 = B5 = B6 = tidak peduli, output JK flip-flop adalah Q = 1; Q' = 0 dan output D Flip-Flop adalah D.

kondisi 3, dengan kondisi B0 = 0; B1 = 0; B2 = B3 = B4 = B5 = B6 = dont care di output JK Flip-Flop Q = 1 ; Q' = 1 dan output D Flipo-Flop Q = 1; Q' = 1 maka akan menjadi kondisi terlarang atau keadaan yang tidak diperbolehkan.

kondisi 4, dengan kondisi B0 = 1; B1 = 1; B2 = 0; B3 = clock; B4 = 0 ; B5 = 0 ; B6 = 1 output JK Flip-Flop Q = 0; Q' = 1 dan D Flip-Flop dengan output Q = 0 ; Q' = 1 hal tersebut karena set reset tidak aktif karena aktif flow, sehingga untuk JK Flip Flop memperoleh input dari J, K, clock begitu juga input D flip flop dari D dan clock.

kondisi 5, dengan kondisi B0 = 1; B1 = 1; B2 = 0; B3 = clock; B4 = 1; B5 = 1; B 6 = mengikuti output sebelumnya. Dihasilkan output JK Flip Flop berupa Q = 0; Q' = 1 dan D Flip Flop berupa Q = 1; Q' = 0 dikarenakan saat reset tidak aktif karena berlogika 1 maka output dipengaruhi oleh nilai J, K, D, dan clock-nya untuk outputnya sesuai dengan tabel kebenaran.

kondisi 6, B0 = 1; B1 = 1; B2 = 1; B3 = clock; B4 = 0; B5 dont care; B6 = 0, didapatkan output JK Flip Flop Q = 1; Q' = 0 dan output D Flip-Flop berupa Q = 1; Q' = 0 karena set reset aktif low dan tidak aktif maka kita mengikuti nilai dengan tabel kebenaran.

kondisi 7 di mana B0 = 1; B1 = 1; B2 = 1; B3 = clock; B4 = 1; B5 = B6 = tidak ada, didapatkan output dari JK Flip Flop Q = toggle;  Q' = toggle dan output dari D Flip-Flop tidak ada, karena output dari JK Flip Flop akan berkebalikan selalu

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

7. Link Download [Kembali]

Download HTML

Download Rangkaian

Download vidio Rangkaian

Download Datasheet AND

Download Datasheet NOT

Download Datasheet OR

Download Datasheet NAND

Download Datasheet NOR

Download Datasheet XOR

Download Datasheet XNOR

Download Datasheet SPDT

 

Modul 2

Tugas Pendahuluan percobaan 2 kondisi 13

  [KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1.Kondisi

2. Gambar Rangkaian Simulasi

3.Video Simulasi

4.Prinsip Kerja

5. Download

1. Kondisi [kembali]

Percobaan 2 Kondisi 13:

Buatlah rangkaian T flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=0, B1=1, B2=1.

2.Gambar Rangkaian[kembali]

Percobaan 2 Kondisi 13

Gambar rangkaian sebelum disimulasikan

Percobaan 2 Kondisi 13

Rangkaian disimulasikan

3.Video Rangkaian[kembali]

Video Percobaan 2 Kondisi 13

4. Prinsip Kerja [kembali]

Flip-Flop

Flip-flop adalah rangkaian elektronika yang dapat menyimpan data dengan dua kondisi stabil. Flip-flop adalah aplikasi gerbang logika yang merupakan Multivibrator Bistabil karena kedua tingkat tegangan keluarannya adalah stabil dan hanya akan berubah saat dipicu (trigger). Flip-flop memiliki dua output (keluaran), dan salah satunya adalah komplemen dari output yang lain.

pada percobaan kali ini kita menggunakan T flip flop yang mana sangat mirip dengan J-K flip flop namun ada perbedaan input,lalu bagaimanakah prinsip kerja flip flop tsb?berikut penjelasan nya:

J-K Flip-Flop

J K flip-flop adalah jenis flip-flop (rangkaian elektronik digital) yang digunakan untuk menyimpan bit data dalam sirkuit logika. JK flip-flop memiliki dua input utama, yaitu J dan K, serta dua output, yaitu Q dan Q' (komplementer dari Q).

Kelebihan J-K Flip-flop adalah tidak adanya kondisi terlarang atau yanng berarti diberi berapapun inputan asalkan terdapat clock maka akan terjadi perubahan pada keluaran atau outputnya.

  

Gambar 2.4 JK Flip-Flop

T Flip-Flop

T Flip-flop adalah kumpulan flip-flop yang dibuat menggunakan J-K Flip-flop. Jika kedua inputannya dihubungkan menjadi satu, maka flip-flop akan memiliki karakteristik membalik output sebelumnya jika inputannya tinggi dan tetap jika inputannya rendah.

 

 Gambar 2.6 T Flip-Flop

5. Download [kembali] 

Rangkaian Proteus

Video
Link HTML [Here]
Link datasheet switch [Here]

Link datasheet 74HC123  [Here]