1. Jurnal [Kembali]
2. Alat dan Bahan [Kembali]
- Panel DL 2203C
- Panel DL 2203D
- Panel DL 2203S
- Jumper
3. Rangkaian Simulasi [Kembali]
Percobaan 1
J-K flip flop dan D flip flop
1. Buatlah rangkaian seperti pada gambar berikut.
panel DL2203D, panel DL2203S, panel DL2203C
4. Prinsip Kerja Rangkaian [Kembali]
Pada kondisi awal, kita tahu B0 = 0 ; B1 = 1 ; B2 = B3 = B4 = B5 = B6 = Dont care . Output JK Flip-Flop adalah Q = 0 ; Q' = 1, . Kaki B0 dan B1 terhubung ke S, yang keduanya aktif rendah, jadi reset akan aktif dan memaksa output Q untuk bernilai 0. Untuk output D Flip-Flop, juga, karena aktif rendah, set reset harus bernilai 0 untuk mengaktifkannya. Riset memaksa output bernilai 0 karena dia aktif.
Dalam kondisi 2, ketika B0 = 1; B1 = 0; B2 = B3 = B4 = B5 = B6 = tidak peduli, output JK flip-flop adalah Q = 1; Q' = 0 dan output D Flip-Flop adalah D.
Dalam kondisi 2, ketika B0 = 1; B1 = 0; B2 = B3 = B4 = B5 = B6 = tidak peduli, output JK flip-flop adalah Q = 1; Q' = 0 dan output D Flip-Flop adalah D.
kondisi 3, dengan kondisi B0 = 0; B1 = 0; B2 = B3 = B4 = B5 = B6 = dont care di output JK Flip-Flop Q = 1 ; Q' = 1 dan output D Flipo-Flop Q = 1; Q' = 1 maka akan menjadi kondisi terlarang atau keadaan yang tidak diperbolehkan.
kondisi 4, dengan kondisi B0 = 1; B1 = 1; B2 = 0; B3 = clock; B4 = 0 ; B5 = 0 ; B6 = 1 output JK Flip-Flop Q = 0; Q' = 1 dan D Flip-Flop dengan output Q = 0 ; Q' = 1 hal tersebut karena set reset tidak aktif karena aktif flow, sehingga untuk JK Flip Flop memperoleh input dari J, K, clock begitu juga input D flip flop dari D dan clock.
kondisi 5, dengan kondisi B0 = 1; B1 = 1; B2 = 0; B3 = clock; B4 = 1; B5 = 1; B 6 = mengikuti output sebelumnya. Dihasilkan output JK Flip Flop berupa Q = 0; Q' = 1 dan D Flip Flop berupa Q = 1; Q' = 0 dikarenakan saat reset tidak aktif karena berlogika 1 maka output dipengaruhi oleh nilai J, K, D, dan clock-nya untuk outputnya sesuai dengan tabel kebenaran.
kondisi 6, B0 = 1; B1 = 1; B2 = 1; B3 = clock; B4 = 0; B5 dont care; B6 = 0, didapatkan output JK Flip Flop Q = 1; Q' = 0 dan output D Flip-Flop berupa Q = 1; Q' = 0 karena set reset aktif low dan tidak aktif maka kita mengikuti nilai dengan tabel kebenaran.
kondisi 7 di mana B0 = 1; B1 = 1; B2 = 1; B3 = clock; B4 = 1; B5 = B6 = tidak ada, didapatkan output dari JK Flip Flop Q = toggle; Q' = toggle dan output dari D Flip-Flop tidak ada, karena output dari JK Flip Flop akan berkebalikan selalu
5. Video Rangkaian [Kembali]
6. Analisa [Kembali]
7. Link Download [Kembali]
Tidak ada komentar:
Posting Komentar